Mini2440 是基于S3C2440（2410工业版） 的Arm9平台，实验平台已经移植了Linux，目前正打算添加RF24L01接口驱动程序。

  首先建立Helloworld驱动程序，作为驱动开发的模版，记录如下：

   一、建立编译环境：

   mini2440开发环境

    编译器 ： arm-linux-gcc    3.4.1

    linux内核版本 ： 2.6.32.2

    解压并记录内核源码树 位置例：/opt/FriendlyARM/mini2440/linux-2.6.32.2

   二、编写驱动程序文件：

#include <linux/init.h>
#include <linux/module.h>
MODULE_LICENSE("Dual BSD/GPL");

static int hello_init(void)
{
    printk(KERN_ALERT "Hello modulen");
    return 0;
}

static int hello_exit(void)
{
    printk(KERN_ALERT "Goodby modulen");
    return 0;
}

module_init(hello_init);
module_exit(hello_exit);

      上述实现了在加载时打印相关语句功能，KERN_ALERT 表示了优先级为KERN_ALERT级别，较低级别的printk可能出现在终端无显示的情况。

    三、编写Makefile

      这里所配置的makefile模板文件如下：

#Mini2440 General Makefile for SSDUT_MCU_LAB
#Auth: sigmax6
#2011 03 01

CC = arm-linux-gcc                                 #name of platform compiler
KDIR ?= /opt/FriendlyARM/mini2440/linux-2.6.32.2    #platform linux source dir
PWD := $(shell pwd)

obj-m := hello.o                                   #obj-m means hello.ko , and it depends on hello.o

default:
	$(MAKE) -C $(KDIR) M=$(PWD) modules            #make 

.PHONY: clean
clean:
	$(MAKE) -C $(KDIR) M=$(PWD) clean              #clean
	rm -rf *.o *.ko .*.cmd *.mod.*

   实际上，对于一个驱动模块来说，在有了hello.c之后，只要一句规则就可以生成目标模块

     obj-m := hello.o

 
    熟悉的 make , 但是对 2.6 内核建立系统不熟悉的读者, 可能奇怪这个 makefile 如何工作. 毕竟上面的这一行不是一个传统的 makefile 的样子. 答案, 当然, 是内核建立系统处理了余下的工作. 上面的安排

( 它利用了由 GNU make 提供的扩展语法 )表明有一个模块要从目标文件 hello.o 建立. 在从目标文件建立后结果模块命名为 hello.ko.

反之, 如果你有一个模块名为 module.ko, 是来自 2 个源文件( 姑且称之为, file1.c 和 file2.c ), 正确的书

写应当是:

obj-m := module.o

module-objs := file1.o file2.o

对于一个象上面展示的要工作的 makefile, 它必须在更大的内核建立系统的上下文被调用. 如果你

的内核源码数位于, 假设, 你的 ~/kernel-2.6 目录, 用来建立你的模块的 make 命令( 在包含模块源码

和 makefile 的目录下键入 )会是:

make -C ~/kernel-2.6 M=`pwd` modules

这个命令开始是改变它的目录到用 -C 选项提供的目录下( 就是说, 你的内核源码目录 ). 它在那里

会发现内核的顶层 makefile. 这个 M= 选项使 makefile 在试图建立模块目标前, 回到你的模块源码目

录. 这个目标, 依次地, 是指在 obj-m 变量中发现的模块列表, 在我们的例子里设成了 module.o.

键入前面的 make 命令一会儿之后就会感觉烦, 所以内核开发者就开发了一种 makefile 方式, 使得生

活容易些对于那些在内核树之外建立模块的人. 这个窍门是如下书写你的 makefile:

# If KERNELRELEASE is defined, we've been invoked from the
  # kernel build system and can use its language.

ifneq ($(KERNELRELEASE),)

obj-m := hello.o

# Otherwise we were called directly from the command

# line; invoke the kernel build system.

else

KERNELDIR ?= /lib/modules/$(shell uname -r)/build

PWD := $(shell pwd)

default:

$(MAKE) -C $(KERNELDIR) M=$(PWD) modules

endif

    再一次, 我们看到了扩展的 GNU make 语法在起作用. 这个 makefile 在一次典型的建立中要被读 2次. 当从命令行中调用这个 makefile , 它注意到 KERNELRELEASE 变量没有设置. 它利用这样一个事实来定位内核源码目录, 即已安装模块目录中的符号连接指回内核建立树. 如果你实际上没有运行你在为其而建立的内核, 你可以在命令行提供一个 KERNELDIR= 选项, 设置 KERNELDIR 环境变量, 或者重写 makefile 中设置 KERNELDIR 的那一行. 一旦发现内核源码树, makefile 调用 default: 目标, 来运行第 2 个 make 命令( 在 makefile 里参数化成 $(MAKE))象前面描述过的一样来调用内核建立系统. 在第 2 次读, makefile 设置 obj-m, 并且内核的 makefile 文件完成实际的建立模块工作.这种建立模块的机制你可能感觉笨拙模糊. 一旦你习惯了它, 但是, 你很可能会欣赏这种已经编排进内核建立系统的能力. 注意, 上面的不是一个完整的 makefile; 一个真正的 makefile 包含通常的目标类型来清除不要的文件, 安装模块等等.

” —— 《Linux设备驱动程序 中文第三版》

四、编译生成模块

在当前目录下 使用make命令生成.ko模块文件

  按照上文的讲解,其中还会生成很多中间文件,格式为*.cmd *.mod.* 等 这些文件是系统将你的代码转化而来的。最终产品是.ko文件，也就是驱动模块。

   Helloworld模块没有实际的操作，所以并不需要测试程序。一般情况下驱动程序需要通过测试程序验证其功能。

   将.ko文件下载到目标系统中，使用：

#insmod hello.ko

就可以看到 “Hello module” 出现在终端上。

同理

#rmmod hello   （这里没有后缀名，因为调用的是模块名称）

"会显示 “Goodbye module”

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因为一些缘故开始学习VHDL——一种硬件仿真语言，与VerilogHDL一起横行霸道于FPGA开发领域，至于两种语言的区别就不多叙了，其实个人比较倾向于Verilog （因为与C很像 学起来方便）
   关于VHDL的介绍：VHDL 维基百科
   之前VHDL使用中最常用的开发工具就是Xilinx ISE Design Suite 了，Xilinx是FPGA技术垄断巨头，开发工具必然很强大，但是它的体积和系统负荷是在是太高了，完整安装基本上要8G左右，而运行时一般的电脑是会卡的不得了的。
   因此 对于仅仅研究VHDL语言和仿真 不需要烧写分析等高级功能的人来说，一个轻量级的开发工具是很必要的。
   经过一番搜索 个人认为Symphon.Simili这款工具是不错的选择。
   工具的官方网站：http://www.symphonyeda.com/
   这里不提供破解下载，请自行搜索……..（这个可以有….XXXXX…..）
   下载后安装，会要求注册，否则只能使用初级的工具，不能仿真，不过可以编译：
   注册（或者是破解）之后，就可以使用professional的版本了 工具名称为sonata。

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功能略解：
 1、 工程建立：
  整个工具基本上与VS6.0的思想相近，先建立文件，随后再将其加入工程项目，这样多少有点儿混乱，但是新文件的建立比较自由。这里以一个简单的与门代码为例 介绍“Add”这个工程的建立：

建立Workspace ： File-》New Workspace  填写工作区项目名称与存储路径：

OK 工程区建立完毕

然后点击File—》New 建立一个空文件 用于书写代码
保存该文件为 Add.vhd  (这里对后缀名有严格要求 系统根据它来判断文件类型 下面的选单也要相应选择)
这个文件就是VHDL源代码了。

点击 Project-》Add Files  选择你刚才创建的文件 将它添加到该工程中

到此 工程的初步设置就完成了。

2、 书写代码并编译调试

 在VHDL代码的书写方面与其他的编译工具是一样的，语法上就不详细说了 这里给出我瞎写的一个实例以说明后续过程：
 
———————————————————————————-
– Company:        STC    
– Engineer:       Sigmax6
–
– Create Date:    08:42:51 07/07/2009
– Design Name:
– Module Name:    STC_ADD – Behavioral
– Project Name:
– Target Devices:
– Tool versions:
– Description:
–
– Dependencies:
–
– Revision:
– Revision 0.01 – File Created
– Additional Comments:
–
———————————————————————————-
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
—- 引用一些库
—- Uncomment the following library declaration if instantiating
—- any Xilinx primitives in this code.
–library UNISIM;
–use UNISIM.VComponents.all;

entity STC_AND2 is
    Port ( A : in  STD_LOGIC;
           B : in  STD_LOGIC;
           C : out  STD_LOGIC);
end STC_AND2;
—- 结构声明  一个二输入与门 A B 输入 C 输出

architecture Behavioral of STC_AND2 is

begin
 
  C<=A and B ;

end Behavioral;
—- 行为声明 描述与门功能 （A B 与的结果输送给C）
———————————————————————————–

代码书写并保存之后，这个“部件”就已经随着文件进入你建立的工程了，
点击工具栏上的Compile=》Compile file ‘你的文件名.vhd(l)’ 就开始编译你的文件了
编译正常会出现如下提示：
% vhdlp -ini test.sws -work test -s -maxerrors 10 AND_OR/add.vhd
————————————————————
Begin compilation session, Library = test, Dir=E:/Files/VHDL Project
Finished compilation session
%
说明编译成功 如果你的代码有错误，编译器会提示警告和报错：
Error: CSVHDL0002: AND_ORadd.vhd: (line 34): syntax error, unexpected END, expecting ‘;’
Error: CSVHDL0265: AND_OR/add.vhd: Skipping compilation of 0 file(s) due to errors compiling file ‘AND_OR/add.vhd’
Errors: 2, Warnings: 0
%
根据提示更改错误，重新编译即可。

3、 信号输入与功能仿真
之前的工作已经将功能实现完成了，重要的其实是检验其功能是否有偏差，也就是仿真检验。
与Xilinx ISE有专门的仿真工具，提供信号源，甚至能将器件细化显示相比，这个工具就低级的变态了（没办法，小工具）它没有自带的信号输出功能，只能通过在器件入口添加代码操控的信号源才可以正常的进行测试。

这里我们同上方式建立一个文件： testbeach.vhdl 用来在端口处添加输入信号。
———————————————————————————-
– Company:        STC    
– Engineer:       Sigmax6
–
– Create Date:    21:15:10 21/07/2009
– Design Name:
– Module Name:    testbeach – Behavioral
– Project Name:
– Target Devices:
– Tool versions:
– Description:
–
– Dependencies:
–
– Revision:
– Revision 0.01 – File Created
– Additional Comments:
–
———————————————————————————-
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;

entity tbh is
end tbh;

architecture beh of tbh is
  signal a: std_logic;
  signal b: std_logic;
  signal c: std_logic;
 
  component stc_and2
   port ( A: in std_logic;
          B: in std_logic;
          C: out std_logic);
    end component stc_and2;
—- 一个空结构器件 只有端口 建立三个信号用于输入输出
   begin
     andgate:stc_and2
       port map ( a=>A ,
                 b=>B,
                 c=>C);
     tb: process
     begin
&nbs
p;      a<=’0′;b<=’0′;
       wait for 10 ns;
       a<=’0′;b<=’1′;
       wait for 10 ns;
       a<=’1′;b<=’0′;
       wait for 10 ns;
       a<=’1′;b<=’1′;
       wait for 10 ns;
       assert false
       report “End of TestBench”
       severity error;
      end process tb;
   end architecture beh;
  
  —-给器件输入相应信号 并定时更改信号 用于测试
   configuration tb_c of tbh is
   for beh
   end for;
   end configuration tb_c;
 —-配置信息文件段 tb_c  用于工具使用此文件进行测试
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同样对此文件进行编译 这样就可以使用这个文件进行测试

开始仿真之前需要选择“顶层文件” 便于工具选择用哪一个文件来作为器件分析的入口（包在最外面的信息）
这里我们必须选择配置信息 tb_c 作为我们的顶层文件

 选择好之后 点击Go 或Ctrl+F5  就开始了仿真
 出现仿真界面后 将信号A B C 拖拽到仿真信号窗口

点击开始按钮 就开始仿真了

 可以看出 这个与门的工作正常… O(∩_∩)O~

到此 这个工具的大部分功能就介绍完了
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